E2-03 功率模块封装、DBC 与热阻网络

课程代码 E2-03 · 板块 E 电驱与电力电子热管理 / 电控/功率半导体散热 时长 约 4.0 小时（5 讲） 前置 A1-06 热阻网络法与集总参数建模；E2-01 逆变器散热与冷板 本讲义定位 讲师授课蓝本 / 学员自学讲义，是 E2-03 大纲的完整展开版

---

引言：手册上那个 Rth(j-c)，说不清三件事就不许进模型

选一款车用主驱功率模块，数据手册上与散热有关的往往只有两样东西：一个 Rth(j-c)，一条 Zth 曲线。接下来发生的事，几乎每个团队都做过一遍——先拿两家的 Rth(j-c) 比大小，数小的那家「散热更好」，选它；再把那条 Zth 曲线拟合成一组 Foster 参数，觉得 4 阶不够贴，就加到 8 阶；然后把这组参数接到冷板的一维模型后面，跑一遍行驶工况，取出结温波动 ΔTj，看着还有余量，于是把降额门限往上放一点；最后照稳态那张拆账表找瓶颈，发现 TIM 那一层热阻最大，于是去换一款更贵的高导热界面材料。

每一步都有依据，没有任何一步会报错。账要到样车上才结：冷却液温度一变（Chiller 投入、阀切换、泵速阶跃），出现一个仿真里从来没有过的结温尖峰；换了更贵的 TIM 之后，那个几十毫秒的峰值几乎没动；而当初被比下去的那一家，最后发现两家的数根本不是同一段路量出来的。

这一连串结果，没有一个是「某个数取错了」。错的是四件更靠前的事：那个 Rth(j-c) 到底是从哪个面量到哪个面、在什么冷却边界下测的、承载的是哪一份热流；那条 Zth 曲线的定义前提是什么；拟合出来的网络能不能被切开、被接长、被接上一个会变的边界温度；以及「哪一层主导」这个问题在不同的时间尺度上有没有同一个答案。E2-01 逆变器/IGBT 散热设计与冷板 里那个被当作黑盒用的 Rth(j-c)，是为了算清整条链怎么组装，那样用是对的。本课要做的就是把这个黑盒打开——它里面是芯片、银烧结（或焊料）贴装、DBC 上铜、陶瓷、DBC 下铜、基板焊层、基板、TIM 这一整叠材料与界面；打开之后要交出的，是一组能安全交给下游用的热网络参数，外加它们成立的口径。

⚠ 动笔之前先把数的性质说清楚。为了让每一步都能手算、能被读者自己复算一遍，本课构造了一套教学叠层（芯片 5×5 mm，各层厚度与导热率取自行业典型区间）与一套教学 Foster/Cauer 网络；此后正文、图、图注与 alt 里出现的每一个具体的 R、C、τ、温升与占比，全部出自这一套。它们取自本课教学假设的几何与物性，不对应任何平台，⛔ 禁止照抄取用——这套数只保证内部自洽与量级合理。其中有一处是刻意安排的：教学 Foster 的 ΣR 被取成与几何正算的 Rth(j-c) 同一个值 0.288 K/W，为的是把「几何算例」与「网络算例」串成一条链，⛔ 不是真实器件上会出现的巧合。全课的显示精度也在这里定死：热阻显示 3 位小数（分层的 Rᵢ 显示 4 位小数）、温度 1 位小数、占比 1 位小数，脚本内一律用未舍入值计算。

第一根钉子：热阻是「路径＋参考面」的属性，不是器件的属性。手册上任何一个 Rth 或 Zth，都必须同时说清三件事才有意义——① 从哪个面量到哪个面（测试参考面）；② 在什么冷却边界下测的；③ 这段热阻承载的是哪一份热流（单芯片 / 单开关位 / 整块冷板）。三件事说不全，这个数就不许进模型，更不许和另一家的数相加或者比大小。这不是一句谨慎的提醒，它可判真假：同一个物理器件、同一份损耗、同一个冷却边界，只把参考面往下挪一点，读数就变大一点——变的不是器件，是被量的那一段路。这根钉子在第 1 讲落地（把 j / c / s / f 四条参考面画进同一张剖面），第 3 讲敲实（Rth 口径的三个正交轴，参考面一移读数就变），第 4 讲在瞬态上再敲一次（手册 Zth 的口径不统一是结构性的，不是个别厂商不规范），第 5 讲收口（交给 E2-05 结温估计、热保护与主动降额策略 的参数必须连口径一起交，交了参数不交口径，下游会拿它去接一个别的参考面）。

第二根钉子：Foster 与 Cauer 的差别不在精度，在拓扑。在端口上，一条 4 阶 Foster 与由它精确转换出来的 Cauer 逐点相同（本课教学网络实算，阶跃响应最大相对偏差 ≤ 3e-12；教学假设值，不对应任何平台，⛔ 禁止取用）。差别只在网络被「打开」的那一刻才出现：要读中间节点的温度、要把网络接长去级联冷板、要接上一个会变的边界温度——这三件事 Foster 一件都做不了。原因只有一条结构上的：Foster 的电容跨接在各自的电阻两端，中间节点不对应模块里任何一个物理面；Cauer 的电容接到公共参考轨，节点才对得上一个面。这根钉子在第 4 讲整讲展开，第 5 讲兑现——把参数喂给 E2-05 结温估计、热保护与主动降额策略 的在线结温模型与 J6-01 功率器件结温与热阻网络仿真 的全工况仿真。

本课最容易被读反的一条，现在就点破：「Foster 节点无物理意义」不等于「Foster 不如 Cauer 准」——不是精度问题，是拓扑问题。读反之后，读者会做的那个具体动作是去加阶数：「4 阶拟合得不够贴，加到 8 阶，精度上去了就可以直接接冷板模型了」；或者退一步，「先用 Foster 顶着，误差反正是保守侧，以后再换 Cauer」。两条都错，本课会当场把证据算给你看，三条都可复算：

其一，Foster 在它自己的端口上不但不差，而且就是最准的。它本来就是对实测 Zth 曲线的拟合，阶数够就能逐点贴合；精确转成 Cauer 之后，两者的端口阶跃响应仍是同一条（相对偏差 ≤ 3e-12）。⇒ 「精度」这个维度上两者根本没有差别，加阶数一点用都没有——错的是拓扑不是阶数。

其二，误差不是「保守侧」，方向由工况决定。Foster 的用法式把边界温度直接加在结温上，这意味着冷却液温度的任何变化会零延迟、无衰减地出现在结温上。本课教学网络实算：冷却液阶跃下降 20 K 时，Foster 用法说结温瞬间跟着掉 20 K，而真实（Cauer）路径在 1 s 时只掉了 0.14 K、2 s 时只掉了 0.75 K（均为教学假设值，不对应任何平台，⛔ 禁止取用）。⇒ 在 Chiller 投入、阀切换、泵速阶跃这类冷却液降温瞬态里，Foster 把峰值结温低估将近整个阶跃幅值，这是往危险侧错——读者会据此判「瞬态没问题」并放宽降额门限，而放宽降额门限正是下游 E2-05 结温估计、热保护与主动降额策略 的动作。

其三，「阶」不是「层」。同一个 0.288 K/W，教学 Foster 拆成 4 段，由它精确转换出的 Cauer 也拆成 4 段，而几何正算的物理叠层拆成 7 段——三套数连段数都不一样，端口响应却完全相同（均为教学假设值，⛔ 禁止取用）。拿 Foster 的第 1 阶当「芯片层」去判主导热阻、去反馈封装选型，会改错层：钱花了，温度没降。

⚠ 还有一句同源的反读要一并挡住：「Foster 也能在 SPICE 里画出来，所以它当然能级联」。它能画出来，是因为它确实是一个合法电路；但那个电路的中间节点不对应模块里任何一个面——画得出来不等于可以级联。

⚠ 再把射程说清楚。下面这条分工是本课自己划定的，⛔ 不是课程大纲里既有的条款；读到与相邻课重叠的地方，以这里的分界为准。本课从「一叠材料与界面」讲起，到「一组可以交给下游的 Cauer 参数与它成立的口径」为止。界外的分工是：热阻、热容、电—热类比、Bi 判据与 τ=RC 这些方法本体在前置课 A1-06 热阻网络法与集总参数建模入门，本课直接用、不重讲；通态与开关损耗模型、冷板设计、由 Tj_max 反推冷板热阻在 E2-01 逆变器/IGBT 散热设计与冷板；双面冷却架构与并联热路径的取舍在 E2-02 SiC 器件散热与双面冷却技术；在线结温估计、TSEP 与分级降额在 E2-05 结温估计、热保护与主动降额策略；ΔTj 对应多少寿命、失效位点与 AQG 324 在 E2-07 功率模块热可靠性与寿命评估：功率循环、任务剖面与 AQG 324；全工况损耗时序、任务剖面仿真流程与仿真—试验相关性在 J6-01 功率器件结温与热阻网络仿真；JESD51 的电学法、K 系数标定、双界面法与结构函数判读在 L7-04 电子/功率器件热测量与表征：TSP 标定、JESD51 热阻实测与结构函数判读，本课只用它的结论；TIM 的选型、泵出、干涸与老化判据在 H5-03 TIM 可靠性、泵出与老化；热机械应力与热疲劳的方法本体在 J5-02 热应力、热变形与热疲劳仿真 与 I6-01 振动、热冲击与压力脉冲耐久设计；盒内那一整类非半导体热源在 E2-06 主驱逆变器盒级热设计：DC-Link 薄膜电容与非半导体热源。本课的净新增，就是把 E2-01 逆变器/IGBT 散热设计与冷板 里当黑盒用的那个 Rth(j-c) 打开——分层、口径、扩热、网络拓扑，以及把这叠结构变成一组可交付的参数。

围绕这两根钉子，全课要建立三个判断力。其一，判这条链上有什么、每一层凭什么重要。叠层全集与三条参考面、每层的材料与厚度量级、键合线「电流路径＋自发热源、在单面封装里几乎不是散热路径」的双重身份，以及 DBC 在绝缘、散热、热膨胀匹配上的三重角色和它们互相拉扯的方向（第 1、2 讲）。其二，判一个热阻数能不能用、该怎么算。分层串联热阻怎么算、横向扩热怎么把有效面积撑开、它在哪三种情形下失效，以及一个 Rth(j-c) 的口径要问哪三件事、为什么两家的数既不可相加也不可用来排序选型（第 3 讲）。其三，判该用哪种网络、算出来的那张账在哪个时间尺度上成立。Zth 的定义前提、Foster 与 Cauer 的拓扑差与精确转换、时变损耗为什么不能拿瞬时功率直接乘 Zth、两段 Zth 为什么不能相加、多芯片耦合有几条路径，以及主导层为什么会随时间尺度换人——本课教学叠层实算，稳态时 TIM 占 38.2%、芯片只剩 3.9%，而 0.1 ms 时芯片占 70.8%、TIM 占 0.0%（教学假设值，不对应任何平台，⛔ 禁止取用）；拿稳态那张账去指导毫秒级瞬态的改进，就会去改 TIM，而那个时间尺度上 TIM 的贡献接近零（第 4、5 讲）。

两根钉子最后在典型案例处合钉，用的正是开头那份手册：只给一个 Rth(j-c) 与一条 Zth 曲线。先问口径才谈拟合，先判要不要被切开才谈转换——这两句的次序不能换，也不能跳过任何一句。

第 1 讲　把手册上那一个 Rth(j-c) 打开：分层结构与三条参考面

功率模块的数据手册上，散热这件事往往被压缩成一个数：Rth(j-c)。这一讲要做的事只有一件——把这个数打开：它背后是一条从芯片有源区到冷却液的串联叠层，而它本身只覆盖这条链的前一段。打开之后立刻会发现，光把层数出来还不够：同一条链，切口位置一挪，读数就变；而热流也不是只沿这条纵向链走。所以本讲的走法是——先把叠层与切它的三条参考面画在同一张剖面上（1.1），再给每层的材料与厚度量级并说清厚度为什么不是重要性的排序键（1.2），然后把热流路径的全集摆出来（1.3），最后逐条讲清全集里最容易被归错类的三样：键合线（1.4）、铜柱与无键合线封装（1.5）、灌封与塑封（1.6）。

⚠ 全讲开始前先立一条口径。本讲及全课出现的所有具体几何与物性取值，都是为了让每一步都能手算而构造的一套自洽教学叠层：取自本课教学假设的几何与物性，不对应任何平台，⛔ 禁止取用。真实器件的对应量必须由数据手册（连口径一起抄）或实测得到。

1.1 叠层不是「几层材料」，是一条串联链——加上三条把它切开的参考面

是什么。从芯片有源区往下到冷却液，热流依次穿过：芯片 → 贴装层（焊料或银烧结）→ DBC 上铜 → 陶瓷 → DBC 下铜 → 基板焊层 → 基板 → TIM → 散热器（冷板）→ 冷却液。这是一条串联链：每一层都吃掉一段温升，谁也绕不过谁。

但只画出这条链还不够用，因为工程上从来不整条报，而是分段报。分段靠的是四个参考面：

• j（junction，结面）：芯片顶部有源区，也就是损耗真正产生的那一层；
• c（case，壳）：模块底面附近的一个约定面；
• s（sink，散热器/冷板贴合面）：TIM 之后、冷板固体之前；
• f（fluid，冷却液）：本课取冷却液侧的参考温度。

四个面把链切成三段，各自对应一个热阻：Rth(j-c)（模块自己那一段）、Rth(c-s)（只覆盖 TIM 那一段）、Rth(s-f)（冷板固体到冷却液那一段）。⚠ 四个面里 j 是起点（热源所在），真正把这条链切开的只有 c、s、f 三条——这就是「三条参考面」这个说法的来历，⛔ 不要把它读成「只有三个面」。

⚠ 这里先钉一条口径（本课全课统一，⛔ 不中途换用）：车用主驱是液冷，链的末端是冷却液不是环境空气，所以本课一律写 Rth(s-f)；传统风冷语境里的 Rth(s-a)（sink-to-ambient）在车用主驱上根本没有「a（ambient）」这一端，本课不使用该写法。Rth 口径的完整展开（量到哪个面 × 什么冷却边界 × 承载哪份热流）在第 3 讲。

为什么这件事要放在第一讲、而且要画在同一张图上。因为读者拿到手册时只有一个 Rth(j-c)，而他要算的是结温——结温取决于从 j 到 f 的整条链。如果不知道手册那个数到哪一层为止，两种错误各出现一半：一种是漏——用 Rth(j-c) 直接乘损耗再加冷却液温度，等于把 TIM 与冷板整段丢掉；另一种是重复计入——手册的 c 面已经含了基板底面的一部分接触状态，再另加一份「基板到冷板」的热阻，同一段路算了两遍。这两种错都不会报错，算出来的都是一个像模像样的温度。

工程量级。本课构造的教学叠层，各层界面到结面的累计深度依次是 0.18 / 0.22 / 0.52 / 0.84 / 1.14 / 1.29 / 4.29 / 4.39 mm，芯片取 5×5 mm。⛔ 教学假设值，不对应任何平台，禁止取用。这一串数在后面几讲反复要用：第 3 讲用它算每层热阻，第 5 讲用热渗透深度 √(α·t) 与它对照，判断「多长的脉冲考到了哪一层」。先记住两个量级即可——从结面到陶瓷底面还不到 1 mm，而到基板底面已经超过 4 mm：这条链的绝大部分厚度长在下游。

易错点。把「壳（case）」当成一个确定的物理面。c 面不是物理定律给的，是各厂商自定的约定面——同一个物理器件，c 面定得离芯片远一点，Rth(j-c) 的读数就大一点。更极端的是直冷（pin-fin）封装：基板下面直接就是冷却液，根本不存在一个可用的等温壳面，此时硬报一个 Rth(j-c) 就是编的，应改报 Rth(j-f)。这条口径的判据与自测方法归 L7-04 电子/功率器件热测量与表征：TSP 标定、JESD51 热阻实测与结构函数判读，本课只写去向；「参考面一移读数就变」的定量后果在第 3 讲展开。

1.2 每层的材料与厚度只给区间——而厚度不是「这一层重不重要」的排序键

是什么。叠层的每一层各有自己的材料体系与常见厚度档。下表按行业典型区间给出，标「典型」、只给区间不给单点值；来源级别为供应商数据表／材料手册，随牌号、工艺与配方变化，选型前须查具体牌号的数据表。⛔ 区间的端点不得当成「能做到」的承诺值。

层	常见材料体系	厚度典型区间	导热率（典型）
芯片	Si / 4H-SiC	减薄后 70~200 μm	Si 130~150、4H-SiC 370~490 W/(m·K)（室温值，见下方温度依赖）
贴装层	SAC 焊料 / 银烧结	焊料 50~120 μm；银烧结 20~60 μm	SAC 55~60；银烧结 100~250 W/(m·K)
DBC 上铜	无氧铜	0.2~0.5 mm	390~400 W/(m·K)（退火态、室温）
陶瓷	Al₂O₃ / AlN / Si₃N₄	0.25~0.63 mm	Al₂O₃ 20~26、Si₃N₄ 60~90、AlN 150~180 W/(m·K)
DBC 下铜	无氧铜	0.2~0.5 mm	同上铜
基板焊层	SAC 焊料	100~200 μm	55~60 W/(m·K)
基板	Cu / AlSiC	2~4 mm	Cu 390~400 W/(m·K)
TIM	导热硅脂／导热垫等	装配后 BLT 50~150 μm	见下方口径说明

⚠ 两条口径必须先说清，否则这张表会被用错。

其一，导热率带温度。表里给的是室温值。Si 的导热率随温度上升明显下降，到 150 ℃ 量级已降到 100 W/(m·K) 量级；铜也随温度、合金与加工态变化。⛔ 拿室温值去算高温工况，热阻会算小、结温会算低——这是往危险侧错。

其二，TIM 不能按「厚度÷导热率」直接算。TIM 的热性能有两套口径在流通：供应商给的体导热率 k，与装配后真正决定性能的面积热阻 R″（K·cm²/W）。两者不能互推——装配后的实际 BLT（bond line thickness）与两侧的接触热阻都在 R″ 里，而 k 里一个都没有。本课一律采用面积热阻 R″ 这一套口径，表里那个 BLT 区间只是几何厚度、不是性能指标；具体数值须按装配后 BLT 查供应商数据表。银烧结那一行同理要带一句：其导热率强随孔隙率变化，⛔ 不得用致密银的值代入。

为什么读者需要这个量级感。因为「改哪一层有用」这个问题，只有在知道各层大致有多厚、由什么材料做的之后才谈得起来。但量级感本身也会带来一个陷阱，这就是本节要点破的那一条。

工程量级（教学叠层的取值）。为了让后面每一步都能手算，本课把上表各项各取一个落在典型区间内的值，固定成一套教学叠层：

层（自上而下）	教学厚度 mm	教学导热率 W/(m·K)	累计深度 mm
芯片（4H-SiC）	0.180	370	0.18
贴装层（银烧结）	0.040	150	0.22
DBC 上铜	0.300	390	0.52
陶瓷（Si₃N₄）	0.320	80	0.84
DBC 下铜	0.300	390	1.14
基板焊层（SAC）	0.150	57	1.29
基板（Cu）	3.000	390	4.29
TIM	0.100	3	4.39

⛔ 这一整套取自本课教学假设的几何与物性，不对应任何平台，禁止取用。TIM 那一行的 k=3 W/(m·K) 配 BLT=0.1 mm 是为了给这一段一个可手算的值而反推出来的教学假设，⛔ 不是某类 TIM 的推荐值。

易错点：按厚度排序找瓶颈。看上面那张表，基板 3.000 mm 是全链最厚的一层，比 TIM 厚三十倍——直觉会说「瓶颈一定在基板」。算出来正好相反：在这套教学叠层里，基板占整链热阻的 16.0%，而 0.100 mm 的 TIM 占 38.2%。厚三十倍的那一层，贡献只有薄的那一层的不到一半。

原因不难看：热阻的三个输入是厚度 t、导热率 k 与该层的有效面积 A_eff，而这三个量在这两层上正好朝相反方向走——基板厚但导热率高（390）且面积已被上游扩得很大，TIM 薄但导热率低（3）。本课据此归纳一条判据（⚠ 这条判据是本课归纳的，⛔ 不是某标准或既有规范里原有的，引用时请说明出处）：决定一层重不重要的是 t/(k·A_eff) 这个组合，不是 t 一个量；⛔ 任何按单一维度（最厚、最软、最贵）排出来的「瓶颈层」都不作数。完整的逐层拆账、以及有效面积 A_eff 到底怎么算，在第 3 讲；这里只要先把「按厚度排序」这个反射动作掐掉。

1.3 热流路径全集：沿纵向叠层往下数，会整类漏掉两条

是什么。1.1 那条链是一条路径，不是全部路径。要不漏，得先问自己两个问题：我是沿什么线索数出来的？有没有不在这条线索上、但同样属于这个集合的东西？

第一问的答案很清楚：沿着从结往下的纵向叠层数。第二问的答案是——有，而且有四条。把它们补齐，得到本课的热流路径全集（⚠ 这个五分法是本课归纳的，⛔ 不是某标准既有的分类，引用时请说明出处）：

• ① 纵向主路径：结 → 贴装 → DBC → 基板 → TIM → 冷板。就是 1.1 那条链，也是唯一在原线索上的一条。
• ② DBC 铜层内的横向扩热。⚠ 它不是一层——它是让下一层的有效面积变大的机制。正因为它不长得像「层」，沿叠层枚举时它必然被跳过。它在数值上有多重要，第 3 讲会给出：忽略它，同一条链的总热阻会成倍放大。
• ③ 经硅凝胶／塑封向上的路径：存在，但弱（1.6 讲它的射程）。
• ④ 经基板横向到相邻芯片：这条路径不影响本芯片的自热阻，但会把邻居的损耗送到本芯片头上——这就是互热阻。它的完整展开在第 5 讲。
• ⑤ 冷却液沿程带走。⚠ 它不是一段热阻——上游器件把冷却液加热，抬高的是下游器件的局部参考温度 T_ref。热阻是「每瓦升多少度」，而这一条改的是那个「起算温度」本身。它同样因为不长得像热阻而被整类漏掉；沿程温升的算法属 E2-01 逆变器/IGBT 散热设计与冷板 的射程，本课只声明它存在、且第 5 讲会说明为什么⛔ 不许把它折算成一个等效互热阻塞进矩阵。

为什么这一节要单独讲。因为漏掉的那两条（②与⑤）不会以「少了一条」的形式暴露——沿叠层数出来的那份路径表看起来是完整的，每一层都在，没有任何缺口。整类缺失长得跟正常一模一样，这正是它危险的地方。而这两条恰好各自对应一个后果最重的错误：漏掉②，等于用芯片面积去算下游各层的热阻，热阻算大、主导层判错（第 3 讲）；漏掉⑤，等于默认所有器件共用同一个冷却液温度，多芯片一并联结温就全错（第 5 讲）。

工程量级。本节不给数——五条路径各自的分担比例取决于封装形式、开关位布置与冷板结构，属平台相关量，须 3D 仿真或实测确定。本节交付的是「有几条、各由什么表达」，不是「各占多少」。

易错点。把②与⑤按「也是一条热阻」收进串并联网络——一旦这么做，②会被写成一个说不清起止面的额外电阻，⑤会变成一个随流量而变的「热阻」（而热阻按定义不该随流量变到那个程度）。正确的归类是：②是修正有效面积的机制，⑤是让参考温度成为逐器件、逐时刻的输入量。

1.4 键合线是电流路径与自发热源，在单面封装里几乎不是散热路径——两种读反都往危险侧错

是什么。铝键合线把芯片顶面的电极连到 DBC 上铜的另一片区，承载相电流。它在热学上有两个身份，必须分开记：

• 身份一：自发热源。它自身有电阻，通电就有 I²R 损耗，这份热要算进模块的总热源里；
• 身份二（在单面封装里几乎不成立）：散热路径。向上导热受两件事卡死——键合线的截面积极小，且它外面裹的是硅凝胶，导热率只有 0.15~0.25 W/(m·K) 量级（行业典型区间，随配方变）。

为什么这一条要单独拎出来。因为键合线同时出现在两张表上：热源表与散热路径表。而这两张表在建模时的处理方式完全相反——热源要加进去，散热路径要接上去。一旦把它归错类，模型不会报错，只会给出一个偏低的结温。

工程量级。硅凝胶的导热率与铜相比，低了三个数量级以上（0.15~0.25 对 390~400 W/(m·K)——⚠ 这个比较之所以合法，是因为两侧都是本课给了取值的量）。这就是「向上那条路很弱」的物理原因：不是键合线本身不导热，是它上面盖着的东西不导热。至于这条上支路究竟分担多少热流，本课不给数——它取决于封装形式与上表面的冷却条件，属平台相关量。

易错点（两个方向都危险，且后果相同）。

① 把键合线当散热路径——在模型里给它接一条向上的支路，热流被分走一部分，纵向链上的热流变少，结温算低； ② 漏掉它的自发热——总热源少算一块，结温同样算低。

两个方向都是往危险侧错，这是这一条必须被显式点破的原因：读者据此判「瞬态没问题」，会去放宽降额门限（那正是 E2-05 结温估计、热保护与主动降额策略 的动作）。

⚠ 键合线还是功率循环下的主要失效位点之一（跟部裂纹与 lift-off）。它的失效机理、寿命判据与相关鉴定要求明确不在本课，去向 E2-07 功率模块热可靠性与寿命评估：功率循环、任务剖面与 AQG 324；本课只交付它在热学建模上的两个身份。

1.5 铜柱与无键合线封装把「上支路」从热源变成散热路径——本讲只作形态识别，架构取舍在 E2-02

是什么。用铜柱或间隔层（spacer）替代铝键合线之后，芯片上表面与一块铜之间是一条实打实的固体导热通道。此时模块上方出现一条真实的并联导热路径——上支路。它和 1.4 那条被硅凝胶堵住的「路」不是一回事。

为什么必须紧跟着 1.4 讲。因为 1.4 那条结论有射程：「键合线不是散热路径」成立的前提是单面封装＋铝线＋硅凝胶。换成铜柱／无键合线封装，前提就没了，结论跟着失效。⛔ 在子集上成立的结论不得写成全称——这是本讲要读者带走的一个通用动作：每记住一条结论，同时记住它在什么条件下成立。

工程量级。⛔ 本课不给数。上支路能分担多少热流，取决于 spacer 的长度、有效焊盘面积与上侧冷板的取热能力，属平台相关量。可以引用的定性结论是：上支路热阻通常明显高于下支路，因而收益是一个百分比区间，不是「热阻对折」——这条定性结论来自 E2-02 SiC 器件散热与双面冷却技术，本课引用、⛔ 不给自己的数。

易错点。把单面封装的「上表面可忽略」原样搬到双面冷却上去。这两支的机理不同：一支是被低导热灌封堵住的准绝热面，另一支是接了冷板的真实散热面。⛔ 机理不同的两支，公式与简化假设一律不得互套。双面冷却的架构取舍与并联热路径怎么建，完整展开在 E2-02 SiC 器件散热与双面冷却技术；本讲只要求读者做到形态识别——看到模块内部有铜柱／spacer，就知道 1.4 那条结论此处不适用，得回头重判。

1.6 灌封与塑封的「有限」有射程：封闭壳体里可忽略，上表面有强制冷却时不可忽略

是什么。模块内部的硅凝胶（灌封）与外部的环氧塑封料（EMC），第一功能都不是导热：绝缘、防潮、防振与机械保护才是它们被放在那里的原因，导热是副产品。

为什么要专门讲一句「有限」。因为工程实践里这一路热流通常被整体忽略，而「工程上常忽略」与「物理上不存在」是两回事。读者一旦把前者记成后者，就会在那条路径真正开始起作用的场合里继续忽略它。

工程量级（行业典型区间）。硅凝胶的导热率 0.15~0.25 W/(m·K)；填充型环氧塑封料的量级在 1 W/(m·K) 上下，高填充体系可到数 W/(m·K)，随配方差别很大，须查供应商数据表。⛔ 这两个都不给单点值：塑封料的导热率是配方结果，端点更不能当承诺值用。对比一下同表里铜的 390~400，就能看出为什么这条路径在常规封装里「弱」——但也能看出，塑封料与硅凝胶之间本身就差了将近一个数量级，这两者不该被当成同一种东西。

易错点（必须带限定的一句）。正确的写法是：在常规单面封装、模块上方为封闭壳体的场合，经上表面散出的热流占比很小，工程上常整体忽略。⛔ 而下面这个说法是错的：「灌封与塑封不导热，任何情况下都可以忽略」——该忽略在两种场合明确不成立：① 双面冷却（上表面接了冷板，见 1.5 与 E2-02 SiC 器件散热与双面冷却技术）；② 上表面有强制风冷或与盒体壳壁贴合导热的封装。此时上表面是一条真实的散热面，把它当绝热边界会高估结温、导致过设计；反过来，若在封闭壳体里硬给它加一条散热支路，则会低估结温。⚠ 两个方向的误差各自出现在不同场合，所以不能靠「统一取保守侧」蒙混——要判的是这台模块的上表面到底接了什么。

⚠ 顺带划一条边界：盒体内部的非半导体热源（母线、电容等）与它们对模块周围环境温度的影响，不在本课，去向 E2-06 主驱逆变器盒级热设计：DC-Link 薄膜电容与非半导体热源。

本讲交付了什么。一张画着叠层与四个参考面的剖面图（j / c / s / f，三段热阻各自的起止）、一套可手算的教学叠层取值、一份五条路径的热流全集，以及三条容易归错类的东西的正确归类（键合线＝热源不是路径；铜柱封装＝上支路真实存在；灌封塑封＝可忽略但有射程）。还没有回答的是：这些层各自吃掉多少温升、有效面积到底怎么算、手册那个 Rth(j-c) 为什么换一家就不能相加。第 2 讲先把这叠结构里角色最重的那一层——DBC——单独拆开讲透，第 3 讲再回到算账。

---